Микрон и каденс обновляют статус ddr5, производительность на 36% выше, чем ddr4

В начале года Cadence и Micron провели первую публичную демонстрацию памяти DDR5 следующего поколения. На мероприятии TSMC, состоявшемся ранее в этом месяце, две компании представили некоторые новости о разработке новой технологии памяти.

Микрон и Каденс обсуждают свои достижения в памяти DDR5

Главной особенностью DDR5 SDRAM является емкость чипов, а не просто более высокая производительность и более низкое энергопотребление. Ожидается, что DDR5 увеличит скорость ввода-вывода с 4266 до 6400 МТ / с, с падением напряжения питания на 1, 1 В и допустимым диапазоном джиттера 3%. Также ожидается использование двух независимых 32/40-битных каналов на модуль (без / или с ECC). Кроме того, DDR5 будет иметь улучшенную эффективность командной шины, улучшенные схемы обновления и больший пул банков для дополнительной производительности. Каденс продолжает, что расширенная функциональность DDR5 позволит на 36% увеличить пропускную способность в реальном мире по сравнению с DDR4 даже при 3200 МТ / с, а после 4800 МТ / с фактическая пропускная способность будет на 87% выше по сравнению с DDR4-3200. Еще одной из важнейших характеристик DDR5 станет плотность монолитных чипов свыше 16 Гб.

Рекомендуем прочитать наш пост на Intel Core серии 9000 с поддержкой до 128 ГБ ОЗУ

Ведущие производители DRAM уже имеют монолитные чипы DDR4 с емкостью 16 Гб, но эти устройства не могут выдавать экстремальные часы из-за законов физики. Поэтому таким компаниям, как Micron, предстоит много работы, чтобы объединить высокую плотность DRAM и производительность в эпоху DDR5. В частности, Микрон обеспокоен переменным временем удерживания и другими явлениями на атомном уровне, когда технологии производства, используемые для DRAM, достигают 10-12 нм. Проще говоря, в то время как стандарт DDR5 учитывает плотность и производительность свадьбы, создатели DRAM все еще должны сделать много волшебства.

Micron планирует начать производство 16-гигабитных чипов с использованием производственного процесса «до 18 нм» к концу 2019 года, хотя это не обязательно означает, что фактические приложения, имеющие эту память, будут доступны к концу следующего года. Cadence уже внедрила DDR5 IP (Controller + PHY) с использованием технологических процессов TSMC N7 (7 нм DUV) и N7 + (7 нм DUV + EUV).

Учитывая ключевые преимущества DDR5, неудивительно, что Cadence предсказывает, что серверы будут первыми приложениями, использующими новый тип DRAM. Cadence полагает, что SoC клиентов, использующих процесс N7 +, поддержат его, что означает, что чипы должны появиться на рынке в 2020 году.

Шрифт Techpowerup